[BACK]Return to interface.c CVS log [TXT] [DIR] Up to [RetroPC.NET] / np2 / i386c / ia32

Diff for /np2/i386c/ia32/interface.c between versions 1.1 and 1.23

version 1.1, 2003/12/08 00:55:31 version 1.23, 2005/03/05 16:47:04
Line 30 Line 30
 #include "compiler.h"  #include "compiler.h"
 #include "cpu.h"  #include "cpu.h"
 #include "ia32.mcr"  #include "ia32.mcr"
 #include "dmap.h"  #if defined(USE_FPU)
   #include "instructions/fpu/fp.h"
   #endif
   
   #include "pccore.h"
   #include "iocore.h"
   #include "dmax86.h"
 #include "bios.h"  #include "bios.h"
   #if defined(IA32_REBOOT_ON_PANIC)
   #include "pccore.h"
   #endif
   
   
 void  void
 ia32reset(void)  ia32_initreg(void)
 {  {
 //      cpu_init();          int i;
 #ifdef USE_FPU          // ->ia32_init  
 //      fpu_init();          CPU_STATSAVE.cpu_inst_default.seg_base = (UINT32)-1;
   
           CPU_EDX = (CPU_FAMILY << 8) | (CPU_MODEL << 4) | CPU_STEPPING;
           CPU_EFLAG = 2;
           CPU_CR0 = CPU_CR0_CD | CPU_CR0_NW | CPU_CR0_ET;
   #if defined(USE_FPU)
           CPU_CR0 |= CPU_CR0_EM | CPU_CR0_NE;
           CPU_CR0 &= ~CPU_CR0_MP;
   #else
           CPU_CR0 |= CPU_CR0_ET;
   #endif
           CPU_MXCSR = 0x1f80;
           CPU_GDTR_LIMIT = 0xffff;
           CPU_IDTR_LIMIT = 0xffff;
   
   #if CPU_FAMILY == 4
           CPU_STATSAVE.cpu_regs.dr[6] = 0xffff1ff0;
   #elif CPU_FAMILY >= 5
           CPU_STATSAVE.cpu_regs.dr[6] = 0xffff0ff0;
           CPU_STATSAVE.cpu_regs.dr[7] = 0x00000400;
 #endif  #endif
   
         CPU_SET_SEGREG(CPU_CS_INDEX, 0x1fc0);          for (i = 0; i < CPU_SEGREG_NUM; ++i) {
                   CPU_STAT_SREG_INIT(i);
           }
           CPU_LDTR_LIMIT = 0xffff;
           CPU_TR_LIMIT = 0xffff;
   
           CPU_SET_SEGREG(CPU_CS_INDEX, 0xf000);
           CPU_EIP = 0xfff0;
           CPU_ADRSMASK = 0x000fffff;
   
           tlb_init();
   #if defined(USE_FPU)
           fpu_init();
   #endif
 }  }
   
 void  void
 ia32(void)  ia32reset(void)
 {  {
         int rv;  
   
         rv = sigsetjmp(exec_1step_jmpbuf, 1);          memset(&i386core.s, 0, sizeof(i386core.s));
         switch (rv) {          ia32_initreg();
         case 0:  
                 break;  
           
         default:  
                 CPU_EIP = CPU_PREV_EIP;  
                 break;  
         }  
   
         do {  
                 exec_1step();  
         } while (CPU_REMCLOCK > 0);  
 }  }
   
 void  void
 ia32withtrap(void)  ia32shut(void)
 {  {
         int rv;  
   
         rv = sigsetjmp(exec_1step_jmpbuf, 1);  
         switch (rv) {  
         case 0:  
                 break;  
           
         default:  
                 CPU_EIP = CPU_PREV_EIP;  
                 break;  
         }  
   
           memset(&i386core.s, 0, offsetof(I386STAT, cpu_type));
           ia32_initreg();
   }
   
         do {  void
                 exec_1step();  ia32a20enable(BOOL enable)
                 if (CPU_TRAP) {  {
                         ia32_interrupt(1);  #if (CPU_FAMILY == 3)
                 }          CPU_ADRSMASK = (enable)?0x00ffffff:0x00ffffff;
         } while (CPU_REMCLOCK > 0);  #else
           CPU_ADRSMASK = (enable)?0xffffffff:0x00ffffff;
   #endif
 }  }
   
 void  void
 ia32withdma(void)  ia32(void)
 {  {
         int rv;          int rv;
   
Line 98  ia32withdma(void) Line 121  ia32withdma(void)
         switch (rv) {          switch (rv) {
         case 0:          case 0:
                 break;                  break;
           
           case 1:
                   VERBOSE(("ia32: return from exception"));
                   break;
   
           case 2:
                   VERBOSE(("ia32: return from panic"));
                   return;
   
         default:          default:
                 CPU_EIP = CPU_PREV_EIP;                  VERBOSE(("ia32: return from unknown cause"));
                 break;                  break;
         }          }
   
   #if defined(IA32_SUPPORT_DEBUG_REGISTER)
         do {          do {
                 exec_1step();                  exec_1step();
                 dmap_i286();                  if (dmac.working) {
                           dmax86();
                   }
         } while (CPU_REMCLOCK > 0);          } while (CPU_REMCLOCK > 0);
   #else
           if (CPU_TRAP) {
                   do {
                           exec_1step();
                           if (CPU_TRAP) {
                                   CPU_DR6 |= CPU_DR6_BS;
                                   INTERRUPT(1, TRUE, FALSE, 0);
                           }
                           dmax86();
                   } while (CPU_REMCLOCK > 0);
           } else if (dmac.working) {
                   do {
                           exec_1step();
                           dmax86();
                   } while (CPU_REMCLOCK > 0);
           } else {
                   do {
                           exec_1step();
                   } while (CPU_REMCLOCK > 0);
           }
   #endif
 }  }
   
 void  void
Line 120  ia32_step(void) Line 174  ia32_step(void)
         switch (rv) {          switch (rv) {
         case 0:          case 0:
                 break;                  break;
           
           case 1:
                   VERBOSE(("ia32_step: return from exception"));
                   break;
   
           case 2:
                   VERBOSE(("ia32_step: return from panic"));
                   return;
   
         default:          default:
                 CPU_EIP = CPU_PREV_EIP;                  VERBOSE(("ia32_step: return from unknown cause"));
                 break;                  break;
         }          }
   
   
         do {          do {
                 exec_1step();                  exec_1step();
   #if !defined(IA32_SUPPORT_DEBUG_REGISTER)
                 if (CPU_TRAP) {                  if (CPU_TRAP) {
                         ia32_interrupt(1);                          CPU_DR6 |= CPU_DR6_BS;
                           INTERRUPT(1, TRUE, FALSE, 0);
                   }
   #endif
                   if (dmac.working) {
                           dmax86();
                 }                  }
                 dmap_i286();  
         } while (CPU_REMCLOCK > 0);          } while (CPU_REMCLOCK > 0);
 }  }
   
 void CPUCALL  void CPUCALL
 ia32_interrupt(BYTE vect)  ia32_interrupt(int vect, int soft)
 {  {
   
         INTERRUPT(vect, 0, 0, 0);  //      TRACEOUT(("int (%x, %x) PE=%d VM=%d",  vect, soft, CPU_STAT_PM, CPU_STAT_VM86));
           if (!soft) {
                   INTERRUPT(vect, FALSE, FALSE, 0);
           }
           else {
                   if (CPU_STAT_VM86 && (CPU_STAT_IOPL < CPU_IOPL3) && (soft == -1)) {
                           TRACEOUT(("BIOS interrupt: VM86 && IOPL < 3 && INTn"));
                   }
                   INTERRUPT(vect, TRUE, FALSE, 0);
           }
 }  }
   
   
 /*  /*
  * error function   * error function
  */   */
 void  void
 ia32_panic(const char *str, ...)  ia32_panic(const char *str, ...)
 {  {
         char buf[1024];          extern char *cpu_reg2str(void);
           char buf[2048];
         va_list ap;          va_list ap;
   
         va_start(ap, str);          va_start(ap, str);
         vsnprintf(buf, sizeof(buf), str, ap);          vsnprintf(buf, sizeof(buf), str, ap);
         va_end(ap);          va_end(ap);
         strcat(buf, "\n");          strcat(buf, "\n");
           strcat(buf, cpu_reg2str());
   
         fprintf(stderr, buf);          msgbox("ia32_panic", buf);
   
   #if defined(IA32_REBOOT_ON_PANIC)
           VERBOSE(("ia32_panic: reboot"));
           pccore_reset();
           siglongjmp(exec_1step_jmpbuf, 2);
   #else
         __ASSERT(0);          __ASSERT(0);
         exit(1);          exit(1);
   #endif
 }  }
   
 void  void
Line 171  ia32_warning(const char *str, ...) Line 257  ia32_warning(const char *str, ...)
         va_end(ap);          va_end(ap);
         strcat(buf, "\n");          strcat(buf, "\n");
   
         fprintf(stderr, buf);          msgbox("ia32_warning", buf);
 }  }
   
 void  void
Line 182  ia32_printf(const char *str, ...) Line 268  ia32_printf(const char *str, ...)
         va_start(ap, str);          va_start(ap, str);
         vsnprintf(buf, sizeof(buf), str, ap);          vsnprintf(buf, sizeof(buf), str, ap);
         va_end(ap);          va_end(ap);
           strcat(buf, "\n");
   
         fprintf(stderr, buf);          msgbox("ia32_printf", buf);
 }  }
   
   
 /*  /*
  * bios call interface   * bios call interface
  */   */
 void  void
 ia32_bioscall(void)  ia32_bioscall(void)
 {  {
           UINT32 adrs;
   
         /* XXX */          if (!CPU_STAT_PM || CPU_STAT_VM86) {
         if (!CPU_STAT_PM && !CPU_INST_OP32 && !CPU_INST_AS32) {  #if 1
                 DWORD adrs;                  adrs = (CPU_EIP - 1) + ((CPU_REGS_SREG(CPU_CS_INDEX)) << 4);
                 WORD sreg;  #else
                   adrs = (CPU_EIP - 1) + CPU_STAT_CS_BASE;
                 adrs = ((CPU_IP-1) & 0xffff) + CPU_STAT_SREGBASE(CPU_CS_INDEX);  #endif
                 if ((adrs >= 0xf8000) && (adrs < 0x100000)) {                  if ((adrs >= 0xf8000) && (adrs < 0x100000)) {
                         biosfunc(adrs);                          if (biosfunc(adrs)) {
                         sreg = CPU_ES;                                  CPU_PREFETCH_CLEAR();
                         CPU_SET_SEGREG(CPU_ES_INDEX, sreg);                          }
                         sreg = CPU_CS;                          if (!CPU_STAT_PM || CPU_STAT_VM86) {
                         CPU_SET_SEGREG(CPU_CS_INDEX, sreg);                                  CPU_SET_SEGREG(CPU_ES_INDEX, CPU_ES);
                         sreg = CPU_SS;                                  CPU_SET_SEGREG(CPU_CS_INDEX, CPU_CS);
                         CPU_SET_SEGREG(CPU_SS_INDEX, sreg);                                  CPU_SET_SEGREG(CPU_SS_INDEX, CPU_SS);
                         sreg = CPU_DS;                                  CPU_SET_SEGREG(CPU_DS_INDEX, CPU_DS);
                         CPU_SET_SEGREG(CPU_DS_INDEX, sreg);                          }
                 }                  }
         }          }
 }  }
Removed from v.1.1  
changed lines
  Added in v.1.23

RetroPC.NET-CVS <cvs@retropc.net>